標題: Re: [請益] IC設計的 physical design部分
時間: Thu Nov 16 18:23:43 2006
※ 引述《Eserenity (迷路中)》之銘言：
: 想請教版上的前輩,
: 我研究所是修vlsi相關課程,也有寫過簡單的verilog
: 不過要找IC設計沒有經驗還是有點難度
: 不曉得IC design backend的physical design部分
: 從synthesis完之後的工作包括 floorplan,timing/noise analysis, DFT,clock tree等
: 這樣的工作不曉得大家覺得如何?
: 謝謝
恩..基本上只有寫過verilog沒有跑過 backend的話...
那實在是很模糊
你寫的verilog是RTL? 有加上time delay的影響?
如果都沒有
我覺得跟IC設計還是差距很大的
design iteration你只會了前面的一小塊
就跟analog/RF 如果只跑過behavior的話是一點都沾不上邊的
不過那些東西也不過就是工具
真正懂的人也不多
大多都是照著前人留下來的golden flow去做
所以也不用太煩惱
去了再學就ok啦
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